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DDR5 SDRAM

norme technique
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La Double Data Rate 5 Synchronous Dynamic Random-Access Memory, ou DDR5 SDRAM, est un type de mémoire vive dynamique qui succède à la DDR4 SDRAM et dont les spécifications faites par le JEDEC[1] ont été finalisées en 2020[2],[3].

Barrette mémoire DDR5 de marque Corsair.

Elles sont prévues pour diminuer la consommation électrique par rapport aux DDR4, tout en doublant la bande passante[4],[5].

Une nouvelle fonctionnalité appelée Decision Feedback Equalization (DFE) permet l’évolutivité de la vitesse d’entrée/sortie (E/S) pour une bande passante plus élevée et une amélioration des performances. La DDR5 a à peu près la même latence (environ 14 ns) que la DDR4 et la DDR3[6]. La mémoire DDR5 multiplie par huit la capacité maximale des barrettes DIMM qui passe de 64 Go à 512 Go[7],[8]. La DDR5 a également des taux de transfert plus élevés que la DDR4, jusqu’à 8 GT/s, ce qui se traduit par une bande passante de 64 Go/s (8 GT/s * 64 bits de largeur / 8 bits/octet = 64 Go/s) par DIMM[9].

La société coréenne SK Hynix a produit les premières DDR5 16 Go fin 2018[10].

Samsung a annoncé la disponibilité des DDR5 pour la fin de l'année 2019[11] et présente le Samsung Galaxy S20 le 11 février 2020, premier smartphone possédant de la mémoire LPDDR5.

La norme distincte JEDEC Low Power Double Data Rate 5 (LPDDR5), prévue pour les PC portables et les smartphones, est sortie en février 2019[12].

Caractéristiques

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Contrairement à la DDR4, toutes les puces DDR5 disposent d’un code de correction d’erreur sur puce, où les erreurs sont détectées et corrigées avant d’envoyer les données au processeur. Cependant, ce n’est pas la même chose qu’une véritable mémoire ECC avec des puces de correction de données supplémentaires sur le module de mémoire. La correction d’erreur sur puce de la DDR5 permet d’améliorer la fiabilité et d’autoriser des puces de RAM plus denses, ce qui réduit le taux de défauts par puce. Il existe encore des variantes DIMM DDR5 non ECC et ECC ; les variantes ECC ont des lignes de données supplémentaires vers le processeur pour envoyer des données de détection d’erreurs, ce qui permet au processeur de détecter et de corriger les erreurs qui se produisent en transit[13].

Chaque module DIMM DDR5 dispose de deux canaux indépendants. Les générations précédentes de barrettes DIMM ne comportaient qu’un seul canal et un seul bus CA (commande/adresse) contrôlant l’ensemble du module de mémoire avec ses 64 bits (pour les mémoires non ECC) ou 72 bits (pour les mémoires ECC). Les deux sous-canaux d’un module DIMM DDR5 ont chacun leur propre bus CA, contrôlant 32 bits pour la mémoire non ECC et 36 ou 40 bits pour la mémoire ECC, ce qui donne un nombre total de 64, 72 ou 80 bits. La largeur réduite du bus est compensée par une longueur de rafale minimale doublée de 16, ce qui préserve la taille d’accès minimale de 64 octets, ce qui correspond à la taille de la ligne de cache utilisée par les microprocesseurs x86 modernes[14].

Modules standard DDR5 JDEC

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Plusieurs puces de mémoire DDR5 peuvent être montées sur une carte de circuit imprimé pour former des modules mémoire. Pour une utilisation dans les ordinateurs personnels et les serveurs, la mémoire DDR5 est généralement fournie dans des modules mémoire en ligne doubles à 288 broches, plus communément appelés DIMM. Comme pour les générations de mémoire précédentes, il existe plusieurs variantes de DIMM disponibles pour la DDR5.

Les modules de mémoire sans tampon (UDIMM) exposent directement l’interface de la puce mémoire au connecteur du module. Les variantes à registres ou à charge réduite (RDIMM/LRDIMM) utilisent un circuit actif supplémentaire sur le module mémoire afin de mettre en mémoire tampon le signal entre le contrôleur de mémoire et les puces DRAM. Cela réduit la charge capacitive sur le bus DDR5.

Les RDIMM/LRDIMM DDR5 utilisent une alimentation 12 V et les UDIMM utilisent une alimentation 5 V[15]. Afin d’éviter tout dommage dû à l’insertion accidentelle d’un mauvais type de mémoire, les UDIMM DDR5 et les (L)RDIMM ne sont pas compatibles mécaniquement. De plus, les DIMM DDR5 sont alimentés avec une alimentation d’interface de gestion à 3,3 V[16],[17],[18] et utilisent des circuits intégrés (un circuit intégré de gestion de l’alimentation et des composants passifs associés) pour produite la tension inférieure requise par les puces de mémoire. La régulation finale de la tension près du point d’utilisation fournit une alimentation plus stable et reflète le développement des modules de régulation de tension pour les alimentations CPU.

DDR5-, suivi de quatre chiffres, indique le taux de transfert de données (en MT/s) qui est normalement utilisé pour décrire les puces DDR.

PC5-, suivi de cinq chiffres, indique la bande passante, en mégaoctets par seconde, et ne s’applique qu’aux modules (modules DIMM assemblés). Étant donné que les modules de mémoire DDR5 transfèrent les données sur un bus de 8 octets (64 bits de données) de large, la bande passante maximale du module (en Mo/s) est calculée en multipliant par huit le nombre de transfert par seconde.

  • DDR5-4000 (PC5-32000)
  • DDR5-4400 (PC5-35200)
  • DDR5-4800 (PC5-38400)
  • DDR5-5200 (PC5-41600)
  • DDR5-5600 (PC5-44800)
  • DDR5-6000 (PC5-48000)
  • DDR5-6200 (PC5-49600)
  • DDR5-6400 (PC5-51200)
  • DDR5-6800 (PC5-54400)
  • DDR5-7200 (PC5-57600)
  • DDR5-7600 (PC5-60800)
  • DDR5-8000 (PC5-64000)
  • DDR5-8400 (PC5-67200)
  • DDR5-8800 (PC5-70400)[8]

Utilisation

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Intel

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Les processeurs Alder Lake de 12e génération et Raptor Lake de 13e génération prennent en charge à la fois la DDR5 et la DDR4 mais, généralement, il n’y a des barrettes DIMM que d'un seul type sur une carte mère. Certaines cartes mères équipées du chipset H610 d’Intel prennent en charge à la fois la DDR4 et la DDR5, mais pas simultanément[19].

Les processeurs de serveur Sapphire Rapids (en) ainsi que les processeurs Meteor Lake prennent en charge la DDR5 mais pas la DDR4.

AMD

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La DDR5 et la LPDDR5 sont prises en charge par les APU mobiles Ryzen série 6000, d'architecture Zen 3+. Les processeurs de bureau Ryzen série 7000 (Zen 4) prennent uniquement en charge la mémoire DDR5[20].

Les processeurs de serveur Epyc Genoa et Bergamo de quatrième génération prennent en charge la DDR5 à 12 canaux sur le socket SP5[21],[22].

Notes et références

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  1. ↑ (en) « JEDEC DDR5 & NVDIMM-P Standards Under Development », sur jedec.org, (consulté le ).
  2. ↑ « Mémoire DDR5 : le JEDEC publie les spécifications finales », sur Génération NT (consulté le ).
  3. ↑ (en-US) Ryan Smith, « DDR5 Memory Specification Released: Setting the Stage for DDR5-6400 And Beyond », sur AnandTech, (consulté le ).
  4. ↑ (en) Wayne Manion, « DDR5 will boost bandwidth and lower power consumption », sur Techreport, (consulté le ).
  5. ↑ Adrian Branco, « La DDR5 sera deux fois plus rapide que la DDR4, mais votre PC va devoir attendre un peu », sur 01net, (consulté le ).
  6. ↑ (en) Dr. Ian Cutress, « Insights into DDR5 Sub-timings and Latencies », AnandTech, (consulté le ).
  7. ↑ (en) « DDR5 vs DDR4 – All the Design Challenges & Advantages », Rambus, (consulté le ).
  8. ↑ a et b (en) « DDR5 Memory Standard: An introduction to the next generation of DRAM module technology - Kingston Technology », Kingston Technology (consulté le ).
  9. ↑ « Comparaison DDR4 vs DDR5 », sur BuildMyPC, (consulté le ).
  10. ↑ (en) « SK Hynix Reveals Upcoming DDR5-6400 Memory », (consulté le ).
  11. ↑ (en) Nathaniel Mott, « SK Hynix, Samsung Detail the DDR5 Products Arriving This Year », sur tomshardware.com, Tom's Hardware, (consulté le ).
  12. ↑ (en-US) « JEDEC Updates Standard for Low Power Memory Devices: LPDDR5 », JEDEC, (consulté le ).
  13. ↑ (en-US) Ian Cutress, « Why DDR5 does NOT have ECC (by default) », sur YouTube (consulté le ).
  14. ↑ (en) « Introducing Micron® DDR5 SDRAM: More Than a Generational Update », Micron (consulté le ).
  15. ↑ (en-US) « DDR5 SDRAM UDIMM Core: Product Description - Archivé depuis l'original », Micron Technology, Inc. : « Voltage (external supply, nominal) / VIN_Bulk: 5V / Bulk input DC supply voltage from system », p. 1.
  16. ↑ (en-US) « P8900 PMIC for DDR5 RDIMMs and LRDIMMs », Renesas (consulté le ).
  17. ↑ (en-US) « P8911 PMIC for Client DDR5 Memory Modules », Renesas (consulté le ).
  18. ↑ (en-US) « DDR5 SDRAM RDIMM Based on 16Gb M-die », sur SK Hynix, SK Hynix (consulté le ) : « VIN_BULK[:] 12 V power input supply pin to the PMIC. VIN_MGMT[:] 3.3 V power input supply pin to the PMIC for VOUT_1.8V & VOUT_1.0V LDO output, side band management access, internal memory read operation. », p. 7.
  19. ↑ (de) « DDR4 und DDR5: H610-Mainboard kombiniert beide Speicher-Generationen », sur ComputerBase, (consulté le ).
  20. ↑ (en) Anyron Copeman, « Everything you need to know about the AMD Ryzen 7000 Series », sur Tech Advisor, (consulté le ).
  21. ↑ (en-US) Chris Goetting, « AMD 4th Gen EPYC 9004 Series Launched: Genoa Tested In A Data Center Benchmark Gauntlet », sur HotHardware, (consulté le ).
  22. ↑ (en-US) Chris Goetting, « AMD Unleashes EPYC Bergamo And Genoa-X Data Center CPUs, AI-Ready Instinct MI300X GPUs », sur HotHardware, (consulté le ).

Voir aussi

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Lien externe

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« La dram ddr5 sera dans les ordinateurs à partir de 2020 », sur Le Monde informatique (consulté le ).

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